四合院：我是雨水表哥
第526章 溃败

钱兰、吕辰来到靠窗的位置坐下。

诸葛彪从门口进来，拎着一个帆布包，包里鼓鼓囊囊的，装的全是图纸和测试数据。

他在吕辰旁边坐下，把包往桌上一放，发出一声闷响。

谢凯带着周铁山、陆晓蔓坐在对面，面前也摆着笔记本，准备记录。

集成电路实验室十三个组的组长坐了两排，每个人都带着本组的测试数据和问题清单。

6305厂各中心负责人也到了，陈光远坐在宋颜旁边，刘高工、胡教授、戚工、顾赟都在，表情都不轻松。

八点半，宋颜敲了敲桌子。

“开会。”

会议室里安静下来。

“昆仑1芯片第一版流片结果，大家都知道了。”宋颜开门见山，“不理想。今天把大家叫来，就是把问题摊开，一个一个诊断。谁也别藏着掖着，该是什么就是什么。”

他看着吴国华：“国华，你先汇报测试结果。”

吴国华站起来，走到黑板前，拿起粉笔。

他在黑板上写了几行数字：

KLSRAM流片176颗，封装141颗，测试通过134颗，良率76.1%

KLCACHE流片120颗，封装98颗，测试通过51颗，良率52%

这两颗还算好，良率达到50%以上，接下来，情势急转直下。

KLMC良率31.2%

KLIOC良率26.5%

KLIC良率25.4%

KLBUS良率22.5%

KLCLK良率29.3%

KLDIAG良率28.9%

KLPWR良率24.6%

这五颗也还能接受，良率上了20%，第一次流片，都能理解，接下来三颗的情况令人心碎。

KLCU良率7.9%，仅有3颗测试通过。

KLCUR良率5.6%，仅有2颗测试通过。

KLVU更是仅有1颗独苗，良率2.9%。

吴国华放下粉笔，转过身，看着台下。

会议室里安静得能听见墙上挂钟的滴答声。

“12颗芯片，没有一颗良率超过百分之八十。控制类、运算类的大芯片，良率几乎可以忽略不计。KLVU，三万多门电路，只通过了1颗。”

他年轻的声音竟然显得有点很沉。

宋颜靠在椅背上，没说话。

陈光远翻开笔记本，看了几眼，抬起头：“戚工，表征实验室的切片分析做了没有？”

戚工站起来，走到黑板前，从文件夹里抽出一张照片，用磁铁吸在黑板上。

那是一张扫描电镜拍的芯片剖面照片，放大了几千倍，能看见金属线的截面、介质层的厚度、接触孔的形貌。

“这是KLVU的切片。”戚工指着照片上的几个区域，“我们做了12颗失效芯片的切片分析，问题集中在几个方面。”

他在黑板上写了几行字。

“第一，金属线断线。4颗芯片发现了开路，位置在第二层金属的拐角处。电镜照片显示，金属线在拐角处明显变细，局部几乎断开。”

“第二，接触孔开路。3颗芯片的接触孔没有完全打开，钨塞填充不良，接触电阻比正常值大了两个数量级。”

“第三，栅氧击穿。两颗芯片的栅氧化层有针孔缺陷，漏电严重。”

“第四，硅片裂纹。一颗芯片在划片过程中产生了微裂纹，延伸到有源区。”

“第五，封装问题。两颗芯片的键合线从焊盘上脱落。”

他把粉笔放下，转过身。

“这些都是制造和封装环节的问题。设计本身有没有问题，要结合电测结果分析。”

陈光远点了点头，看向刘高工。

刘高工站起来，走到黑板前，拿起粉笔。

“工艺方面，我补充几点。”

他在黑板上画了一个晶圆的示意图，从中心到边缘画了几个同心圆。

“第一，匀胶边缘效应。晶圆边缘的光刻胶厚度比中心薄了将近20%，导致边缘区域的线条宽度偏细，有些地方甚至断线。失效分析中发现的金属线断线，大概率是光刻胶厚度不均导致的。”

“第二，刻蚀负载效应。大面积的金属区域刻蚀速率比稀疏区域慢，导致金属线宽度不均匀。KLVU的金属线密度高，这个问题尤其严重。”

“第三，CMP凹陷。大面积的金属区域在化学机械抛光后会出现凹陷，影响后续光刻的焦深。KLVU的大尺寸金属线就存在这个问题。”

“第四，离子注入的阴影效应。大角度注入时，光刻胶的侧壁会遮挡一部分注入区域，导致晶体管阈值电压不均匀。”

他放下粉笔，看着台下。

“这些问题，在小规模芯片上不明显。但到了KLVU这种规模，每一个小问题都被放大了。”

会议室里嗡嗡声起来了，有人在小声讨论，有人在笔记本上记。

宋颜敲了敲桌子，安静下来。

“吴国华，你把具体的问题案例一个一个过一遍。”

吴国华点了点头，翻开笔记本。

“先讲时序收敛的问题。”

他在黑板上画了一个简图，是一个16位加法器的进位传递链。

“KLVU的16位加法器，仿真模型每级进位延迟2纳秒，16级32纳秒，时钟周期余量充足。但实际测试，加法器在10兆赫以上就出错。”

他指着图上的进位线。

“问题出在进位线的版图上。进位线从芯片的一端走到另一端，跨越了将近2毫米的距离。金属线的寄生电阻和电容导致每级进位延迟到了5纳秒，16级80纳秒。低频正常，频率一高就错。”

他在旁边写了一个公式：

RC delay = 2mm * 0.05Ω/□ * 0.2fF/μm2 ≈ 2ns

“仿真的RC模型是简化的，没有精确提取版图寄生参数。实际金属线的电阻、电容比模型大了将近40%。”

台下有人举手：“仿真用的是理想导线模型？”

“对。”吴国华点头，“我们做逻辑仿真时，假设导线是理想的，没有考虑寄生参数。在做版图后仿真时，RC提取的精度也不够。”

宋颜在笔记本上记了一笔。

吴国华又画了一个图，是一个时钟分配网络的示意图。

“第二个问题，时钟偏斜。”

他在图上画了几个触发器，用线连到时钟源。

“KLCLK的设计目标是时钟偏斜小于200皮秒。实测偏斜到了800皮秒，芯片内部不同区域的动作不同步，导致数据采样错误。”

他指着图上的时钟树。

“时钟树在版图上没有做精确的平衡设计。从时钟源到不同触发器的走线长度差了将近一倍，仿真时假设理想时钟，没发现这个问题。”

台下又是一阵议论。

吴国华继续往下讲。

“第三个问题，信号串扰。”

他画了两条并行的信号线，在旁边画了一个毛刺的波形。

“相邻信号线之间的容性耦合，导致一根线翻转时在相邻线上感应出毛刺。毛刺幅度达到逻辑阈值时，被触发器误采样，导致逻辑错误。”

他在旁边写了一个公式：

Vcrosstalk = Cm/(Cm+Cg) * Vswitch